A unidade de controlo da maior parte dos sistemas digitais é normalmente estruturada como uma máquina de estados síncrona genérica (CSSM). Complexas máquinas deste tipo estão presentes em muitos projectos VLSI e são implementadas usando dispositivos de lógica programável. Actualmente, estão disponíveis, na maioria das plataformas CAD linguagens de especificação, embora estas não disponibilizem directamente formas de modelar actividades concorrentes e cooperativas. As Redes de Petri (de aqui em diante, simplesmente, RdP) são uma ferramenta gráfica muito poderosa para especificar e modelar o comportamento de controladores paralelos. Existem várias técnicas para análise das RdP que permitem validar formalmente as propriedades mais importantes do sistema modelado: vivacidade, segurança, inexistência de conflitos e determinismo. Inúmeros tipos de RdP foram propostos e usados para especificar ou modelar sistemas, quer pela imposição de restrições ao modelo básico, quer pela adição de características adicionais. Uma revisão dos tipos mais relevantes sugeriu que as CSSM são mais facilmente especificadas e implementadas por RdP seguras com transições guardadas e disparos síncronos. Adicionalmente, são também admitidos arcos inibidores e habilitadores. VHDL é uma linguagem textual bastante potente, possibilitando a especificação, simulação e concepção de um sistema digital. As suas características são sumarizadas neste trabalho. É definido um subconjunto da linguagem, com a finalidade de facilitar a simulação e a síntese de controladores paralelos baseados em RdP. Apresentam-se formas alternativas de representar diagramas ASM e RdP, usando VHDL. As plataformas de CAD electrónico actualmente disponíveis começam a aceitar especificações baseadas em RdP, mas ainda não exploram totalmente os benefícios do paradigma das RdP para análise e da compilação para VHDL para posterior utilização em ferramentas de simulação e síntese. Foi desenvolvida uma aplicação computacional para obviar estas limitações, com o cuidado de gerar código VHDL aceite por algumas plataformas de CAD. Esta aplicação aceita como entrada uma especificação textual baseada nas RdP, valida as propriedades do sistema modelado e converte — compila — a especificação para um dado subconjunto VHDL. O estudo de exemplos comprova a viabilidade da abordagem seguida, tendo sido testado o código VHDL nas ferramentas de domínio público ALLIANCE.

The control path of most digital systems is often structured as a generic synchronous state machine (GSSM). Complex CSSM are present in most VLSI designs or implemented using Programmable Logic Devices. Specification languages are currently available in most CAD packages, but they often lack appropriate support to express concurrent and cooperating activities. Petri Nets (for short PNs) provide a powerful graphics tool to specify and model the behaviour of parallel controllers. Several techniques for PN analysis are available which allow a formal validation of the basic properties of a modelled system: liveness, safety, conflict freedom and determinism. Several types of PNs have been used to specify and/or model systems, either by imposing restrictions to a basic model, or by adding extensions to it. A review of the most relevant ones suggests that a GSSM is best specified and modelled by a safe PN with guarded transitions and synchronous triggers; this PN should also support enabling and inhibitor arcs. VHDL is a powerful text-based language to specify, simulate and design a digital system, and its basic features are here summarized. A subset of VHDL is defined, aiming the simulation and synthesis of a PN parallel controller specification. Alternative ways of representing ASM flowcharts and PNs using VHDL are presented. Current electronic CAD tools start to accept PNs as a data input, but they do not fully exploit the benefits from both the PN paradigm for analysis and the compilation to VHDL for later simulation and synthesis. A new software environment was developed to overcome these limitations, which was designed to feed any CAD package that accepts certain VHDL subsets. This environment accepts a PN text-based specification, and then it validates its basic properties and converts - compiles - the specification into a VHDL subset notation. Some examples were run to test the environment, and later simulated and synthesized with ALLIANCE, a VHDL public domain package.