Le codage arithmétique binaire adaptatif basé sur le contexte (CABAC) est un goulot d'étranglement bien connu sur H.264/AVC, en raison du calcul hautement sérialisé et de la forte dépendance des données du codeur arithmétique binaire. Ce travail présente une architecture matérielle pour le codeur arithmétique binaire sous-module du CABAC. De plus, une technique de déclenchement d'horloge est insérée dans notre conception pour économiser de l'énergie. Une conception FPGA de l'architecture proposée peut fonctionner à une fréquence allant jusqu'à 268 MHz sur Virtex 5. La conception suggérée peut réaliser 17 % d'économie d'énergie, ce qui permet de l'appliquer à des applications de codage vidéo à faible consommation.

La codificación aritmética binaria adaptativa basada en el contexto (CABAC) es un cuello de botella bien conocido en H.264/AVC, debido al cálculo altamente serializado y la alta dependencia de datos del codificador aritmético binario. Este trabajo presenta una arquitectura de hardware para el codificador aritmético binario submódulo del CABAC. Además, se inserta una técnica de compuerta de reloj en nuestro diseño para el ahorro de energía. Un diseño FPGA de la arquitectura propuesta puede funcionar a una frecuencia de hasta 268 MHz en Virtex 5. El diseño sugerido puede lograr un ahorro del 17% en el consumo de energía, lo que permite aplicarlo a aplicaciones de codificación de video de baja potencia.

Context-Based Adaptive Binary Arithmetic Coding (CABAC) is a well-known bottleneck in H.264/AVC, owing to the highly serialized calculation and high data dependency of the binary arithmetic encoder.This work presents a hardware architecture for the sub-module binary arithmetic encoder of the CABAC.Moreover, a clock gating technique is inserted into our design for power saving.An FPGA design of the proposed architecture can work at a frequency up to 268 MHz on Virtex 5.The suggested design can achieve 17% of power consumption saving, which allows it to be applied for low power video coding applications.

يعد الترميز الحسابي الثنائي التكيفي القائم على السياق (CABAC) من الاختناقات المعروفة في H.264/AVC، نظرًا للحساب التسلسلي للغاية والاعتماد العالي على البيانات في التشفير الحسابي الثنائي. يقدم هذا العمل بنية الأجهزة الخاصة بالترميز الحسابي الثنائي للوحدة الفرعية لـ CABAC. علاوة على ذلك، يتم إدخال تقنية بوابة الساعة في تصميمنا لتوفير الطاقة. يمكن أن يعمل تصميم FPGA للهندسة المعمارية المقترحة بتردد يصل إلى 268 ميجا هرتز على Virtex 5. يمكن أن يحقق التصميم المقترح 17 ٪ من توفير استهلاك الطاقة، مما يسمح بتطبيقه على تطبيقات ترميز الفيديو منخفضة الطاقة.