El rendimiento de los procesadores ha aumentado considerablemente gracias a la tecnología en el diseño electrónico (VLSI) y a la complejidad de los procesadores. El objetivo de esta investigación es el desarrollo en VHDL de un modelo fiel del microprocesador PowerPC 604, se entiende por modelo fiel a que se comporta exactamente igual (ciclo a ciclo de reloj) que el procesador comercial. El modelo contiene las etapas del pipeline del procesador las cuales son fetch, decode, dispatch, ejecución, completamiento y write back. Para realizar dicho modelo fue necesario recabar información del funcionamiento del procesador de acuerdo a los documentos que son proporcionados por el fabricante. Además, fue necesario el estudio de: las definiciones básicas de las arquitecturas computacionales, filosofía y principios de diseño RISC y la arquitectura PowerPC. El PowerPC 604 es un microprocesador de 32 bits, RISC, superescalar, con un pipeline de seis etapas, algoritmo Tomasulo y predicción dinámica de saltos; además este procesador es capaz de leer y emitir a ejecución hasta cuatro instrucciones por ciclo de reloj. El modelo desarrollado en esta investigación podrá ser utilizado con fines académicos en materias relacionadas con arquitecturas computacionales avanzadas, sistemas digitales avanzados, cómputo de alto rendimiento y materias afines a microprocesadores. Además, el modelo desarrollado es sintetizable y podrá ser utilizado como benchmark de herramientas de síntesis e incluso podría ser implementado en silicio. La arquitectura de este modelo es una arquitectura abierta la cual puede ser modificada con cierta facilidad para investigar o desarrollar otro tipo de arquitectura computacional. Esta tesis pretende dejar las puertas abiertas al desarrollo de diferentes arquitecturas basadas a partir del modelo desarrollado, el cual puede ser utilizado como esqueleto en la investigación de otras arquitecturas.

Maestro en Ciencias en Ingeniería Electrónica Especialidad en Sistemas Electrónicos