En strøm- og jitter FOM state of art integer-N all digital faselåst loop (ADPLL) frekvenssynteser implementert i en kommersielt tilgjengelig 22nm FD-SOI-prosess blir presentert i denne artikkelen. Oppnådd var et strømforbruk på 95 μW med 12 oscillatorfaser ved 816 MHz, et jitter FOM på -225 dB og et aktivt område på 0,00365 mm^2. Dette ble oppnådd gjennom vekt på kraftreduserende arkitektoniske valg for anvendelse på WUR-er (wake up receivers), ved bruk av lav kompleksitet, skjevhet og referansefrie kretsløp. Inkludert er en ny, pseudodifferensiell spenningsstyrt ringoscillator som bruker FD-SOI-bakgater for å implementere både frekvensjustering og differensialatferd. Denne spenningsstyrte oscillatoren oppnår høyfrekvensjusteringsforsterkningslinearitet med inngangsområde for skinne til skinne, mens den ikke bruker noen statisk strømforsyning. Den foreslåtte oscillatoren muliggjør 2.448 GHz IQ-prøvetaking gjennom oversampling ved 1/3 subharmonien (816 MHz). Kapasitive DAC-er brukes til å gi oscillatoren digital kontroll med minimum effektuttrekking. En lav-kompleksitets bang-bangfasedetektor (BBPD) og et helt digitalt proporsjonalt-integrert (PI) løkkefilter med delingsfri drift implementerer de gjenværende delene av PLL. Videre introduseres en matematisk modell angående den nye oscillatoren, en teori for fasestøyoptimalisering presenteres for PI-loop-filter-design i BBPD-PLL-er, og teori om bestemmelse av DAC-oppløsning er også skissert. Til slutt etableres en teoretisk grense for oppnåelig PLL FOM-jitter i den foreslåtte designen.