Este Trabajo Fin de Grado aborda el desarrollo e implementación de un sistema de inteligencia artificial (IA) orientado al reconocimiento de comportamiento animal sobre una plataforma embebida basada en una Field-Programmable Gate Array (FPGA). El objetivo principal es ejecutar una red neuronal convolucional (CNN) optimizada en un entorno de recursos limitados y bajo consumo, utilizando la placa Nexys A7-100T como plataforma de desarrollo. El sistema integra un procesador compatible con el conjunto de instrucciones Reduced Instruction Set Computer-Five (RISC-V), implementado mediante lógica programable y configurado para gestionar el flujo completo de la aplicación, desde la carga del modelo hasta la coordinación del procesamiento. Para mejorar el rendimiento, se ha desarrollado un acelerador hardware específico mediante técnicas de High-Level Synthesis (HLS), destinado a ejecutar las operaciones de convolución pointwise, identificadas como el principal cuello de botella computacional de la red. La arquitectura propuesta combina software y hardware de forma coordinada utilizando buses Advanced eXtensible Interface (AXI) y un módulo Direct Memory Access (DMA) para la transferencia eficiente de datos entre memoria y acelerador. Los resultados obtenidos demuestran una reducción significativa del tiempo de inferencia frente a la ejecución exclusivamente en software, manteniendo un uso contenido de recursos y una elevada eficiencia energética. La solución presentada valida la viabilidad de integrar IA en sistemas embebidos FPGA para aplicaciones de monitorización animal en tiempo casi real

This Final Degree Project presents the development and implementation of an artificial intelligence system for animal behavior recognition on an embedded platform based on a Field-Programmable Gate Array (FPGA). The main objective is to deploy an optimized convolutional neural network (CNN) in a resource-constrained and lowpower environment, using the Nexys A7-100T board as the development platform. The system integrates a processor compatible with the Reduced Instruction Set Computer-Five (RISC-V) instruction set, implemented through programmable logic and responsible for managing the entire application flow, from model loading to execution control. To enhance performance, a dedicated hardware accelerator was designed using High-Level Synthesis (HLS) techniques, specifically targeting pointwise convolution operations identified as the main computational bottleneck of the network. The proposed architecture combines hardware and software in a coordinated manner through Advanced eXtensible Interface (AXI) interconnects and a Direct Memory Access (DMA) module that enables efficient data transfer between memory and the accelerator. The results demonstrate a substantial reduction in inference time compared to a purely software-based implementation, while maintaining low resource usage and high energy efficiency. The solution validates the feasibility of integrating AI into FPGA-based embedded systems for near real-time animal monitoring applications.

Grado en Ingeniería de Tecnologías de Telecomunicación