En esta Tesis se realiza una revisión de las actuales técnicas de sincronización en relación con el tamaño del circuito en convertidores PFC a partir de la cual se propone un nuevo sistema de generación de la señal en cuadratura con la tensión de la red para PLLs con detector de fase basado en la transformación de Park que presenta una baja carga computacional y mejora las prestaciones de los PLLs convencionales en condiciones normales de operación. A continuación, se propone la optimización de algunos de los bloques funcionales del PLL para su implementación en un dispositivo lógico programable basado en una matriz de puertas (field programmable gate array, FPGA) con el objetivo de reducir aún más los recursos digitales empleados por el PLL. Por otra parte, y dado que generador de señal en cuadratura propuesto carece por sí mismo de capacidad de filtrado de la distorsión armónica de tensión, se presenta una estructura de filtrado con una respuesta precisa ante perturbaciones de la frecuencia de la red aun cuando la red contiene distorsión armónica. También, se propone una modificación de la estructura del PLL para incluir un lazo de control secundario feedback con objeto de modificar la frecuencia de corte del filtro implementado y durante variaciones de frecuencia, con la finalidad de mejorar su comportamiento dinámico. Las estrategias anteriormente descritas se validan en simulación y experimentalmente. Finalmente, se propone un nuevo control no lineal para un convertidor Boost PFC sin sensor de corriente que emplea los PLL propuestos con objeto de obtener un mejor factor de potencia en el caso de ser empleado en redes eléctricas débiles.