This paper presents a block turbo decoding algorithm, from its theory to its implementation in a programmable circuit. In this study, we discuss the two prototypes realized. It will be possible to compare the complexity of the core of the process, which is the elementary decoder, thanks to the choice of essential parameters. One prototype is more dedicated to high data rates, the other one being implemented on only one FPGA which means a gain in terms of area. First, we briefly focus on the description of the siso (Soft-In Soft-out) algorithm used to implement the turbo decoder. Then, we explain the essential choices in order to adapt the algorithm for an ASIC implementation, which leads to a compromise between area and binary error rate. Finally, we present the two prototypes implemented and their experimental results. L’objectif de cet article est de presenter le turbodecodage de codes produits depuis la theorie jusqu’a la realisation sur circuit programmable. Deux prototypes ont ete realises, Us serviront de support a cette etude. Il sera en effet possible de comparer la complexite du decodeur elementaire en fonction d’un certain nombre de parametres, de mettre face a face une structure dediee aux debits eleves et une structure optimisee en surface. Dans une premiere partie, on trouvera une breve description de l’algorithme srso (Soft-In Soft-Out) permettant de realiser le turbo decodage. Vient ensuite la description de l’adaptation de cet algorithme a l’implantation sur silicium. Cette phase necessite des choix entre complexite en terme de circuit et performance en terme de taux d’erreurs binaires. La derniere partie presente les choix d’architectures et les resultats experimentaux des 2 prototypes.