This masters thesis is focused on the issue of processor architecture. The ground of this project is a design of a simple processor, which is enriched by modern components in processor architecture such as pipelining, cache memory and branch prediction. The processor has been made in VHDL programming language and was simulated in ModelSim simulation tool.

Tato diplomová práce je zaměřená na problematiku architektur procesorů. Základem projektu je návrh jednoduchého procesoru, který je obohacen o moderní prvky a principy používané v architekturách procesorů, jako jsou pipelining, cache a predikce skoků. Navržený procesor je implementován pomocí jazyka VHDL a simulován v prostředí programu ModelSim.

D