Проблема повышения надежности интегральных схем (ИС) становится актуальнее с каждой новой технологией. Для уровня проектных норм 45-32нм проектирование СБИС требует фундаментальных изменений как в методологии, так и в средствах САПР, в частности требуется статический временной анализ КМОП-схем с учетом дестабилизирующих факторов, таких как деградация порогового напряжения и эффект температурной нестабильности при отрицательном смещении. В данной статье представлены методы, обеспечивающие существенное повышение точности расчета задержек в цифровых схемах с учетом дестабилизирующих факторов на логическом уровне за счет детального анализа внутренней структуры вентилей.

Improving the reliability of integrated circuits (ICs) become relevant with each new technology. For level design rule 45-32nm of VLSI design requires a fundamental change in methodology and in CAD tools, in particular requires to static timing analysis of CMOS circuits considering destabilizing factors such as threshold voltage degradation and Negative Bias Temperature Instability. In this article The proposed methods provide a significant increase in the accuracy of destabilizing factors logic level delay degradation analysis in digital circuits due to detailed analysis of the internal gate structure and the correlation of signals in the.