publication . Doctoral thesis . 2010

Variations and their Compensation in CMOS Digital Circuits

Baumann, Thomas;
Open Access German
  • Published: 12 Oct 2010
  • Publisher: Technical University of Munich
Abstract
Variationen bei der Herstellung und während des Betriebs von CMOS Schaltungen beeinflussen deren Geschwindigkeit und erschweren die Verifikation der in der Spezifikation zugesicherten Eigenschaften. In dieser Arbeit wird eine abstraktionsebenenübergreifende Vorgehensweise zur Abschätzung des Einflusses von Prozess- und betriebsbedingten Umgebungsvariationen auf die Geschwindigkeit einer Schaltung vorgestellt. Neben Untersuchungen der Laufzeitsensitivität in low-power CMOS Technologien von 180nm bis 40nm werden Strukturanalysen von ARM Mikroprozessoren durchgeführt. Basierend auf diesen Ergebnissen wird ein Mikroprozessormodell zur Abschätzung variationsbedingter...
Subjects
free text keywords: Variationen, CMOS Digitalschaltungen, Laufzeitschwankungen, eingebettete Mikroprozessoren, Robustheit, Schaltungssensitivität, variations, CMOS digital circuits, delay variations, delay uncertainty, embedded microprocessors, robustness, circuit sensitivity, Ingenieurwissenschaften, ddc:620
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Doctoral thesis . 2010
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3 Variationen in modernen sub-100nm low-power CMOS Technologien 21 3.1 Räumliche und zeitliche Klassifizierung von Variationen . . . . . . . . . . . 21 3.1.1 Prozessvariationen . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 3.1.2 Umgebungsvariationen . . . . . . . . . . . . . . . . . . . . . . . . . 32 3.1.3 Alterungseffekte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36 3.1.4 Zeitliche Klassifizierung von Variationen . . . . . . . . . . . . . . . 37 3.2 Sensitivitätsanalyse und technologiebasierte Trendaussagen . . . . . . . . . 39 3.2.1 Analyse der Laufzeitsensitivität . . . . . . . . . . . . . . . . . . . . 39 3.2.2 Schwankungen bei fortschreitender Technologieskalierung . . . . . . 43 3.2.3 Schaltungstechnische Aspekte der Laufzeitsensitivität . . . . . . . . 49

4 Mikroprozessormodell zur Bestimmung technologischer und mikroarchitektonischer Einflussgrößen 53 4.1 Strukturanalyse eines ARM926 Mikroprozessor Produktdesigns . . . . . . . 53 4.1.1 Setup-Zeit kritische Pfade . . . . . . . . . . . . . . . . . . . . . . . 54 Beschaffenheit des Logikteils . . . . . . . . . . . . . . . . . . . . . . 54 Beschaffenheit des Taktbaums . . . . . . . . . . . . . . . . . . . . . 62 4.1.2 Hold-Zeit kritische Pfade . . . . . . . . . . . . . . . . . . . . . . . . 63 Beschaffenheit des Logikteils . . . . . . . . . . . . . . . . . . . . . . 64 Beschaffenheit des Taktbaums . . . . . . . . . . . . . . . . . . . . . 65 4.2 Aufbau des Mikroprozessormodells . . . . . . . . . . . . . . . . . . . . . . 66 4.2.1 Modellierung der Registeranzahl . . . . . . . . . . . . . . . . . . . . 67 4.2.2 Modellierung des Logikblocks . . . . . . . . . . . . . . . . . . . . . 69 4.2.3 Modellierung des Taktverteilungsnetzes . . . . . . . . . . . . . . . . 76 4.2.4 Auswirkungen auf das Timing Verhalten . . . . . . . . . . . . . . . 82 4.3 Ergebnisse für die ARM Mikroprozessor-Familie . . . . . . . . . . . . . . . 83 4.4 Bemerkungen zu den Ergebnissen . . . . . . . . . . . . . . . . . . . . . . . 91

5 Topologieanalysen und Robustheit 95 5.1 Pfadübergreifende Topologieanalyse . . . . . . . . . . . . . . . . . . . . . . 96 5.2 Definition von topologischen und strukturellen Bewertungskenngrößen . . . 102 5.2.1 Topologische Korrelationen in kritischen Pfaden . . . . . . . . . . . 103 5.2.2 Struktur- und topologieabhängige Bewertung der Schaltungssensitivität . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111 7 Zusammenfassung und Schlussfolgerung 171 7.1 Zusammenfassung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171 7.2 Schlussfolgerung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

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