Test-Access Planning and Test Scheduling for Embedded Core-Based System Chips

Doctoral thesis English OPEN
Goel, Sandeep Kumar;
(2005)
  • Publisher: Eindhoven University Press
  • Subject: EWI-20041 | IR-48260 | METIS-226911
    acm: Hardware_INTEGRATEDCIRCUITS

Advances in the semiconductor process technology enable the creation of a complete system on one single die, the so-called system chip or SOC. To reduce time-to-market for large SOCs, reuse of pre-designed and pre-veried blocks called cores is employed. Like the design ... View more
  • References (10)

    1 Introduction 1 1.1 Core-Based Design Paradigm . . . . . . . . . . . . . . . . . . . . . . 1 1.2 Manufacturing Test . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 1.3 Challenges in Testing Core-based SOCs . . . . . . . . . . . . . . . . 5 1.4 Motivation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 1.4.1 Test Access Planning . . . . . . . . . . . . . . . . . . . . . . 8 1.4.2 Test Scheduling . . . . . . . . . . . . . . . . . . . . . . . . . 8 1.5 Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 1.6 Original Contributions . . . . . . . . . . . . . . . . . . . . . . . . . 9 1.7 Thesis Outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

    2 Core Test-Wrapper Design 13 2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 2.2 Prior Work . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 2.3 Wrapper Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . 16 2.4 Problem De nition . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 2.5 TAM Chain Design . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 2.5.1 Ordering of TAM Chain Items . . . . . . . . . . . . . . . . . 18 2.5.2 Partitioning of TAM Chain Items . . . . . . . . . . . . . . . 20 2.6 Proposed Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . 21 2.7 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . 24 2.8 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

    4 Layout-Driven Test Architecture Design 61 4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 4.2 Prior Work . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 4.3 Wire-Length Cost Model . . . . . . . . . . . . . . . . . . . . . . . . 63 4.4 Optimal Ordering of Cores . . . . . . . . . . . . . . . . . . . . . . . 65 4.5 Layout-Driven Test Architecture Design . . . . . . . . . . . . . . . . 68 4.5.1 Layout-Driven Creating a Start Solution . . . . . . . . . . . . 70 4.5.2 Layout-Driven Optimize BottomUp . . . . . . . . . . . . . . 71 4.5.3 Layout-Driven Optimize TopDown . . . . . . . . . . . . . . 72 4.5.4 Layout-Driven Reshuf e . . . . . . . . . . . . . . . . . . . . 73 4.6 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . 75 4.7 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

    5 Control-Aware Test Architecture Design 79 5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79 5.2 Prior Work . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 5.3 Test-Control Classi cation . . . . . . . . . . . . . . . . . . . . . . . 80 5.4 Pseudo-Static Test Control . . . . . . . . . . . . . . . . . . . . . . . 81 5.4.1 One WIR Chain per SOC . . . . . . . . . . . . . . . . . . . . 84 5.4.2 One WIR Chain per TAM . . . . . . . . . . . . . . . . . . . 85 5.5 Dynamic Test Control . . . . . . . . . . . . . . . . . . . . . . . . . . 86 5.5.1 On-Chip Generation . . . . . . . . . . . . . . . . . . . . . . 87 5.5.2 Shift-Register Implementation . . . . . . . . . . . . . . . . . 88 5.5.3 Dedicated Chip Pins . . . . . . . . . . . . . . . . . . . . . . 88 5.6 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . 91 5.7 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

    6 User-Constrained Test Architecture Design 97 6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97 6.2 Prior Work . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 6.3 Test Architecture Speci cation . . . . . . . . . . . . . . . . . . . . . 98 6.3.1 Keywords . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 6.3.2 Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 6.4 Test Architecture Design . . . . . . . . . . . . . . . . . . . . . . . . 101 6.4.1 User Constraints . . . . . . . . . . . . . . . . . . . . . . . . 102 6.4.2 User-Constrained Test Architecture Design . . . . . . . . . . 104 6.5 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . 107 6.6 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

    7 Test Architecture Design for SOCs with Hierarchical Cores 111 7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111 7.2 Prior Work . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 7.3 Hierarchical Core Model . . . . . . . . . . . . . . . . . . . . . . . . 113 7.4 Testing of Hierarchical Cores . . . . . . . . . . . . . . . . . . . . . . 114 7.5 Improved Wrapper Architecture . . . . . . . . . . . . . . . . . . . . 119 7.5.1 Testability of the Proposed Wrapper Cells . . . . . . . . . . . 122 7.5.2 Ordering of Elements in a TAM . . . . . . . . . . . . . . . . 123 7.6 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . 125 7.7 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

    B Computational Complexity 147 B.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 B.2 Creating a Start Solution . . . . . . . . . . . . . . . . . . . . . . . . 148 B.3 Optimize Bottom Up . . . . . . . . . . . . . . . . . . . . . . . . . . 148 B.4 Optimize Top Down . . . . . . . . . . . . . . . . . . . . . . . . . . . 148 B.5 Reshuf e . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149 B.6 Checking Empty Wire . . . . . . . . . . . . . . . . . . . . . . . . . 149

    [GCM 04] Sandeep Kumar Goel, Kuoshu Chiu, Erik Jan Marinissen, Toan Nguyen, and Steven Oostdijk. Test Infrastructure Design for the Nexperia Home Platform PNX8550 System Chip. In Proceedings Design, Automation, and Test in Europe (DATE), pages 108–113, Paris, France, February 2004.

    [KLT 01] Rohit Kapur, Maurice Lousberg, Tony Taylor, Brion Keller, Paul Reuter, and Douglas Kay. CTL – The Language for Describing Core-Based Test. In Proceedings IEEE International Test Conference (ITC), pages 131– 139, Baltimore, MD, October 2001.

    [MKL 02] Erik Jan Marinissen, Rohit Kapur, Maurice Lousberg, Teresa L. McLaurin, Mike Ricchetti, and Yervant Zorian. On IEEE P1500's Standard for Embedded Core Test. Journal of Electronic Testing: Theory and Applications, 18(4/5):365–383, August 2002.

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