Implementació d'una Cache per a un processador MIPS d'una FPGA

Bachelor thesis Catalan; Valencian OPEN
Riera Villanueva, Marc (2013)
  • Publisher: Universitat Politècnica de Catalunya
  • Subject: cache | processador | memory | arquitectura | hierarchy | MIPS | processor | jerarquia | FPGA | :Informàtica::Arquitectura de computadors [Àrees temàtiques de la UPC] | Microprocessadors | VHDL (Llenguatge de descripció de maquinari) | Microprocessors | VHDL (Computer hardware description language) | memòria | architecture
    acm: Hardware_REGISTER-TRANSFER-LEVELIMPLEMENTATION | Hardware_MEMORYSTRUCTURES | Hardware_LOGICDESIGN

[CATALÀ] Primer s'explicarà breument l'arquitectura d'un MIPS, la jerarquia de memòria i el funcionament de la cache. Posteriorment s'explicarà com s'ha dissenyat i implementat una jerarquia de memòria per a un MIPS implementat en VHDL en una FPGA. [ANGLÈS] First, the MIPS architecture, memory hierarchy and the functioning of the cache will be explained briefly. Then, the design and implementation of a memory hierarchy for a MIPS processor implemented in VHDL on an FPGA will be explained.
Share - Bookmark